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ADS1253是一款精度高、動態范圍寬的Deltasigma模數轉換器

時間:2019-10-18, 來源:互聯網, 文章類別:元器件知識庫

特征

24位-無缺失代碼;19位有效分辨率高達;20kHz數據速率;低噪聲:1.8ppm;四個差分輸入;inl:15ppm(最大值);外部參考(0.5V至5V);斷電模式;同步模式;低功率:20kHz時為8MW,10KHz時為5MW。

說明

ADS1253是一款精度高、動態范圍寬的Deltasigma模數轉換器,24位分辨率,單電源+5V供電。delta-sigma體系結構用于廣泛的動態范圍和24位的無遺漏代碼性能。對于高達20khz的轉換速率,可獲得19位(1.8ppm均方根噪聲)的有效分辨率。

ADS1253設計用于心臟診斷、智能變送器、工業過程控制、體重秤、色譜和便攜式儀器中的高分辨率測量應用。該轉換器包括一個靈活的,2線同步串行接口,低成本隔離。

ADS1253是一個4通道轉換器,以SSOP-16封裝提供。

操作理論

ADS1253是一個高精度、高動態范圍、24位、δ-西格瑪、A/D轉換器,能夠在高數據速率下實現非常高分辨率的數字結果。模擬輸入信號的采樣速率由系統時鐘(clk)的頻率決定。采樣的模擬輸入由delta-sigma a/d調制器進行調制,然后是數字濾波器。一個sinc5數字低通濾波器處理delta-sigma調制器的輸出并將結果寫入數據輸出寄存器。DOUT/DRDY引腳拉低,表示外部微控制器/微處理器可以讀取新數據。如前頁的框圖所示,ads1253的主要功能塊是四階delta-sigma調制器、數字濾波器、控制邏輯、輸入多路復用器和串行接口。這些功能塊中的每一個都在下面的章節中描述。

模擬輸入

ADS1253包含全差分模擬輸入。為了提供低系統噪聲、98db的共模抑制和優良的電源抑制,設計拓撲基于全差分開關電容架構。當參考輸入電壓等于+4.096V時,雙極輸入電壓范圍為-4.096至+4.096V。雙極范圍與-vin有關,而與gnd無關。

模擬輸入的輸入阻抗隨ADS1253系統時鐘頻率(CLK)的變化而變化。關系為:AIN阻抗(Ω)=(8MHz/clk)•210000。

對于模擬輸入信號,器件的整體模擬性能受三個方面的影響:第一,輸入阻抗會影響精度。如果輸入信號的源阻抗是顯著的,或者如果在ads1253之前存在無源濾波,則信號的顯著部分可以通過該外部阻抗丟失。效果的大小取決于所需的系統性能。

其次,必須限制輸入或輸出模擬輸入的電流。在任何情況下,輸入或輸出模擬輸入的電流都不應超過10mA。

第三,為了防止輸入信號的混疊,模擬輸入信號必須是帶限的。A/D轉換器的帶寬是系統時鐘頻率的函數。當系統時鐘頻率為8MHz時,數據輸出速率為20.8kHz,A–3dB頻率為4.24kHz。-3db頻率與系統時鐘頻率成比例。

為確保ADS1253的最佳線性度,建議使用全差分信號,且兩側對地電容必須相等。

有關ADS1253輸入結構的更多信息,請參閱上的應用說明SBAA086。

輸入多路復用器

chs1和chs0管腳用于選擇模擬輸入通道,如表1所示。建議更換通道的方法是在完成前一通道的轉換并讀取后更換通道。當一個通道被改變時,內部邏輯感應到CLK下降沿上的變化并重置轉換過程。新通道的轉換數據有效在頻道改變后的第一天。

當復用輸入時,可以實現接近4kHz的采樣率。這是因為它需要五個內部轉換周期才能完全解決數據還必須在更改頻道之前讀取。DRDY信號表示五個周期后的有效結果。

雙極輸入

ADS1253的每個差分輸入必須保持在AgNd–0.3V和VDD+0.3V之間。當參考電壓低于VDD的一半時,一個輸入可以與參考電壓綁定,另一個輸入可以從0V到2•Vref。通過使用具有單個放大器和四個外部電阻器的三運放電路,ADS1253可以配置為接受參考接地的雙極輸入。使用圖1所示的電阻值,可以將傳統的±2.5V、±5V和±10V輸入范圍連接到ADS1253。

δ-西格瑪調制器

ADS1253以8MHz的標稱系統時鐘頻率工作。調制器頻率相對于系統時鐘頻率是固定的。系統時鐘頻率除以6得到調制器頻率。因此,當系統時鐘頻率為8mhz時,調制器頻率為1.333mhz。此外,調制器的過采樣率相對于調制器頻率是固定的。調制器的過采樣率為64,當調制器頻率為1.333mhz時,數據速率為20.8khz。如表二所示,使用較慢的系統時鐘頻率將導致較低的數據輸出速率。

參考輸入

在8MHz系統時鐘下,參考輸入的平均電流為32微安。該電流將與系統時鐘成比例。建議ADS1253使用緩沖引用。推薦的參考電路如圖2所示。

高于4.096V的參考電壓將增加滿標度范圍,而轉換器的絕對內部電路噪聲保持不變。這將降低全尺寸PPM的噪聲,從而提高有效分辨率(見典型特征曲線,均方根噪聲與VREF電壓)。

數字濾波器

ads1253的數字濾波器,稱為sinc5濾波器,基于來自delta-sigma調制器的最新輸出來計算數字結果。在最基本的層次上,數字濾波器可以被認為是簡單地以加權形式平均調制器結果,并將該平均值表示為數字輸出。數字輸出速率或數據速率直接隨系統時鐘頻率縮放。這允許通過改變系統時鐘頻率在非常寬的范圍(五個數量級)內改變數據輸出速率。但是,需要注意的是,濾波器的–3db點是數據輸出速率的0.2035倍,因此數據輸出速率應留出足夠的裕度,以防止相關信號衰減。

由于轉換結果本質上是一個平均值,數據輸出速率決定了數字濾波器中產生的凹口的位置(見圖3)。注意,第一個陷波器位于數據輸出速率頻率,隨后的陷波器位于數據輸出速率的整數倍處,以便不僅抑制基頻,而且抑制諧波頻率。以這種方式,數據輸出速率可用于設置數字濾波器響應中的特定陷波頻率。

圖2.推薦的外部電壓參考電路,以獲得最佳的低噪聲運行與ADS1253。

例如,如果需要抑制電源線頻率,則可以簡單地將數據輸出速率設置為電源線頻率。對于50赫茲抑制,系統時鐘頻率必須為19.200千赫,這將數據輸出速率設置為50赫茲(見表一和圖4)。對于60Hz抑制,系統CLK頻率必須為23.040kHz,這將數據輸出速率設置為60Hz(見表I和圖5)。如果要求同時拒絕50赫茲和60赫茲,則系統CLK必須為3.840千赫;這將數據輸出速率設置為10赫茲,并拒絕50赫茲和60赫茲(見表一和圖6)。

使用較低的數據輸出速率還有一個額外的好處。它能更好地抑制頻率上的信號興趣范圍。例如,在50赫茲的數據輸出速率下,75赫茲的有效信號可以在25赫茲假頻回到通帶。這是因為在75Hz時,阻帶頻率比第一個陷波頻率高的情況下,抑制可能只有66dB(見圖4)。然而,將數據輸出速率設置為10Hz在75Hz時提供135dB抑制(見圖6)。在接近數據輸出速率的頻率下也獲得了類似的好處(參見圖7、8、9和10)。例如,對于50赫茲的數據輸出速率,55赫茲時的抑制可能只有105分貝(見圖7)。然而,在10Hz數據輸出速率下,55Hz時的抑制為122dB(見圖8)。如果較慢的數據輸出速率不符合系統要求,則可以設計模擬前端以提供所需的衰減,以防止混疊。另外,可以提高數據輸出速率,并且可以在處理器或控制器中進行額外的數字濾波。

應用說明:可從TI網站下載的用于計算ADS1250-54(SBAA103)頻率響應的電子表格為計算任何CLK頻率的ADS1250頻率響應提供了一個簡單的工具。

數字濾波器由以下傳遞函數描述:

數字濾波器需要五次轉換才能完全穩定。調制器的過采樣率為64,因此需要5•64或320個調制器結果(或時鐘)才能完全解決。由于調制器時鐘是從clk(調制器時鐘=clk÷6)導出的,因此數字濾波器完全穩定所需的系統時鐘數為5•64•6或1920 clk。這意味著,模擬輸入的任何重大階躍變化都需要五次完整的轉換才能解決。但是,如果模擬輸入的階躍變化與DOUT/DRDY脈沖,需要六次轉換以確保完全穩定。

控制邏輯

控制邏輯用于ADS1253的通信和控制。

上電順序

通電前,所有數字和模擬輸入引腳必須低。通電時,這些信號輸入可能偏向于0V以外的電壓,但是,它們不應超過+VDD。

一旦ADS1253通電,DOUT/DRDY線將在第一次轉換時低脈沖,對于第一次轉換,模擬輸入信號的數據有效。

杜特/杜迪

dout/drdy輸出信號在兩種操作模式之間交替。第一種操作模式是數據就緒模式(DRDY),用于指示新數據已加載到數據輸出寄存器中并準備好讀取。第二種操作模式是數據輸出(dout)模式,用于串行地將數據移出數據輸出寄存器(dor)。時間域分區如圖11所示-drdy和dout函數的ing。dout/drdy的基本計時見圖13。在t2、t3和t4定義的時間內,dout/drdy管腳DRDY模式下的功能。dout/drdy管腳的狀態。

在新數據內部傳輸到DOR之前處于高位。A/D轉換的結果從最高有效位(msb)寫入到最低有效位(LSB)在T1規定的時間內。然后,dout/drdy線在t2定義的時間內脈沖低,然后在t3定義的時間內驅動線高,以指示可以讀取新數據。在這一點上,dout/drdy管腳的功能變為dout模式。數據在t7之后在管腳上移位。如果msb高(由于結果為負)時間t3結束后,dout/drdy信號將保持高電平。與ads1253通信的設備可以在t6規定的時間后向ads1253提供sclk。從ADS1253讀取數據的正常模式是,讀取ADS1253的設備將數據鎖定在SCLK的上升沿上(因為數據從SCLK下降沿上的ADS1253中移出)。為了檢索有效數據,必須在dout/drdy pin恢復到drdy模式。

如果在DOUT期間未向ADS1253提供SCLK模式下,DOR的msb出現在dout/drdy行上,直到t4定義的時間開始。如果在dout模式下對ads1253進行不完全讀取(即提供的sclk少于24個),則dout/drdy行上存在最后一位讀取的狀態,直到t4定義的時間開始。如果在DOUT模式下提供超過24個SCLK,則DOUT/DRDY線將保持低電平,直到T4定義的時間為止。

用于將dout/drdy上的數據移出的內部數據指針在t1和t4定義的時間的下降沿上重置。這樣可以確保在drdy模式始終是新數據的msb。

同步多個轉換器

SCLK的正常狀態為低;但是,通過保持SCLK高,可以同步多個ADS1253S。這是通過保持SCLK高至少四個,但少于20個,連續的DOUT/DRDY周期來實現的。在ADS1253電路檢測到SCLK已保持高電平四個連續的dout/drdy周期,dout/drdy管腳脈沖低一個clk周期,然后保持高,調制器保持在復位狀態。調制器將從復位中釋放,同步發生在SCLK的下降沿上。對于多個轉換器,SCLK的下降沿轉換必須在所有設備上同時發生。它是需要注意的是,在同步之前,系統中多個ADS1253S的DOUT/DRDY脈沖在一個DRDY周期內的定時可能會有差異。因此,為了確保同步,SCLK必須保持高電平至少5戴博士循環。墜落后的第一個脈搏sclk的邊緣出現在t14。第一個dout/drdy脈沖表示有效數據。

斷電模式

SCLK的正常狀態為低;但是,保持SCLK高,ADS1253將進入斷電模式。這是通過保持SCLK高至少20來實現的連續的dout/drdy周期。在ADS1253電路檢測到SCLK已保持高電平四個連續的dout/drdy周期,dout/drdy管腳脈沖低一個clk周期,然后保持高,調制器保持在復位狀態。如果SCLK保持在高位對于額外的16個dout/drdy周期,ADS1253將進入掉電模式。該部件將從SCLK下降沿上的斷電模式中釋放。需要注意的是,在四個dout/drdy周期后,dout/drdy管腳保持在高位,但在另外16個dout/drdy周期內不會進入斷電模式。sclk下降沿后的第一個dout/drdy脈沖發生在t16,表示有效數據。隨后的dout/drdy脈沖將正常發生。

串行接口

ADS1253包括一個簡單的串行接口,可以通過多種方式連接到微控制器和數字信號處理器。與ADS1253控制器局域網的通信在通電后第一次檢測到DOUT/DRDY脈沖時開始。

需要注意的是,來自ADS1253的數據是首先以偏移二進制2的補碼格式發送的24位結果msb。

數據必須在ADS1253進入前打卡drdy模式,確保接收有效數據,如所述在本數據表的dout/drdy部分。

隔離

ADS1253的串行接口提供了簡單的隔離方法。CLK信號可以是ADS1253,只需要兩個信號(SCLK和dout/drdy)用于隔離數據采集。信道選擇信號(chs0,chs1)也需要隔離,除非使用計數器自動多路復用信道。

布局

電源

電源必須調節良好,噪音低。對于要求ADS1253非常高分辨率的設計,電源抑制將是一個問題。避免在設備下運行數字線路,因為它們可能會將噪聲耦合到模具上。高頻噪聲可以電容耦合到器件的模擬部分,并將混疊回數字濾波器的通帶,影響轉換結果。這種時鐘噪聲會引起偏移誤差。

接地

系統設計的模擬和數字部分應仔細、干凈地劃分。每個部分都有自己的地平面,它們之間沒有重疊。GND應連接到模擬接地平面,以及所有其他模擬接地。不要將模擬和數字接地平面連接到電路板上,而是用中等信號軌跡連接兩個接地平面。對于多個轉換器,在一個位置將兩個接地平面盡可能地連接到所有轉換器的中心。在某些情況下,可能需要進行實驗以找到將兩個平面連接在一起的最佳點。印刷電路板可設計為通過短接提供不同的模擬/數字接地連接。初始原型可用于確定哪個連接最有效。

脫鉤

ADS1253和設計中的所有組件都應采用良好的去耦方法。所有去耦電容器,特別是0.1μf陶瓷電容器,應盡可能靠近被去耦的管腳放置。應使用1μf至10μf電容器與0.1μf陶瓷電容器并聯,以將VDD與GND分離。

系統注意事項

電源和接地的建議將根據整個系統的要求和具體設計而改變。實現24位的噪聲性能要比實現12位的噪聲性能困難得多。一般來說,一個系統可以分為四個不同的階段:

(1)、模擬處理

(2)、ADS1253的模擬部分

(3)、ADS1253的數字部分

(4)、數字處理

對于由最小模擬信號處理(基本濾波和增益)、微控制器和一個時鐘源組成的最簡單系統,可以通過公共電源為所有組件供電來實現高分辨率。此外,所有組件可以共享一個公共接地平面。因此,模擬電源和地面、數字電源和地面之間沒有區別。布局仍然應該包括一個電源平面、一個接地平面和小心的解耦。在更極端的情況下,設計可以包括:

(1)、多個ADS1253S

(2)、廣泛的模擬信號處理

(3)、一個或多個微控制器、數字信號處理器或微處理器

(4)、許多不同的時鐘源

(5)、與各種其他系統的互連

這種設計很難達到高分辨率。方法是將系統分成盡可能多的不同部分。例如,每個ads1253可以有自己的模擬處理前端。

術語定義

已嘗試與本數據表中使用的術語保持一致。在這方面,每一術語的定義如下:

模擬輸入差動電壓-對于完全差分的模擬信號,可以將電壓范圍與儀表放大器的電壓范圍進行比較。例如,如果ADS1253的兩個模擬輸入均為2.048V,則差分電壓為0V。如果一個模擬輸入為0V,而另一個模擬輸入為4.096V,則差分電壓大小為4.096V。這種情況下,無論哪一個輸入為0V,哪一個輸入為4.096V。然而,數字輸出結果是完全不同的。模擬輸入差動電壓由以下方程式給出:+VIN – (–VIN)

當模擬輸入差分電壓為正時產生正數字輸出,而當差分為負時產生負數字輸出。例如,當轉換器配置有4.096V參考電壓時,會產生正滿標度輸出,而模擬輸入差分為4.096V。當差分電壓為-4.096V時,會產生負滿標度輸出。在每種情況下,實際輸入電壓必須保持不變在-0.3V至+VDD范圍內。

實際模擬輸入電壓-任何一個模擬輸入端相對于GND的電壓。

滿標度范圍(FSR)-與大多數A/D轉換器一樣,ADS1253的滿標度范圍被定義為產生正滿標度數字輸出的輸入減去產生負滿標度數字輸出的輸入。例如,當轉換器配置有4.096V參考電壓時,差動滿標度范圍為:

[4.096V (positive full-scale) – (–4.096V) (negative full-scale)] = 8.192V

最低有效位(LSB)權重-這是為了觀察一個最低有效位的輸出數據的變化,模擬輸入端的差分電壓必須改變的理論電壓量。計算如下:

其中n是數字輸出中的位數。轉換周期-這里使用的轉換周期是指到dout/drdy脈沖之間的時間段。

有效分辨率-在特定配置中的ads1253可以用兩種不同的單位表示:位rms(參考輸出)和μvrms(參考輸入)。直接從轉換器的輸出數據計算,每一個都是基于給定數量的結果的統計計算。噪聲是隨機出現的;rms值代表一個標準差的統計度量。以位表示的er可計算如下:

每次計算中的2•vref表示ADS1253的滿標度范圍。這意味著兩個單元都是分辨率的絕對表達式不同配置下的性能可以直接進行比較,而不管單元是什么。FMOD公司-調制器的頻率和輸入的采樣頻率。

數據-數據輸出速率:

降噪-對于隨機噪聲,采用平均法可以提高er。結果是噪音降低了因子√n,其中n是平均數,如表5所示。這可用于以較低的數據速率實現真正的24位性能。要達到24位的分辨率,必須累積超過24位。需要36位累加器來實現24位的er。以下使用VREF=4.096V,ADS1253輸出數據為20kHz,4096點平均值需要204.8ms。如果輸入信號在這期間漂移,則平均值的好處將降低200米。

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